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摘要：隨著IC集成度的不斷提高，電路中單粒子引起的多節(jié)點(diǎn)翻轉(zhuǎn)現(xiàn)象愈加頻繁。為了解決該問題，提出了一種可對兩個(gè)電壓節(jié)點(diǎn)翻轉(zhuǎn)完全免疫的RS觸發(fā)器電路。基于雙互鎖存儲單元結(jié)構(gòu)，設(shè)計(jì)了一個(gè)冗余度為4的前置RS觸發(fā)器。將不相鄰的兩個(gè)輸出節(jié)點(diǎn)連接到一個(gè)改進(jìn)型C單元電路中，屏蔽了錯(cuò)誤電壓，最終輸出電壓不受單粒子翻轉(zhuǎn)的影響。該RS觸發(fā)器采用0．25μm2P4M商用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)。對RS觸發(fā)器中任意兩個(gè)電路節(jié)點(diǎn)同時(shí)分別注入兩個(gè)單粒子事件，進(jìn)行了抗單粒子翻轉(zhuǎn)的可靠性驗(yàn)證。Spectre仿真結(jié)果表明，該RS觸發(fā)器能完全對兩個(gè)單粒子事件免疫。與已發(fā)表的輻射加固觸發(fā)器相比，該觸發(fā)器采用的晶體管個(gè)數(shù)減少了20．8％，功耗降低了21．3％。

關(guān)鍵詞：單粒子效應(yīng)；多節(jié)點(diǎn)翻轉(zhuǎn)；輻射加固；RS觸發(fā)器

引言

應(yīng)用于輻射環(huán)境中的集成電路受到高能粒子轟擊后，電路性能下降，甚至失效。隨著半導(dǎo)體工藝特征尺寸的不斷縮小，電源電壓和柵極電容隨之減小，衡量電路節(jié)點(diǎn)電壓翻轉(zhuǎn)的臨界電荷也隨之減小。單粒子翻轉(zhuǎn)（SingleEventUpset，SEU）和單粒子瞬態(tài)脈沖（SingleEventTransient，SET）已成為電路發(fā)生軟錯(cuò)誤的主要因素［1］。當(dāng)輻射環(huán)境中的粒子以較大入射角度擊中芯片時(shí)，粒子穿過芯片的路徑較長。由于存在電荷共享效應(yīng)，單個(gè)粒子產(chǎn)生的電子－空穴對會導(dǎo)致多個(gè)電路節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)。在SRAM中，通常表現(xiàn)為多位翻轉(zhuǎn)（Multi－BitUpset，MBU）。隨著晶體管的密度越來越高，發(fā)生多節(jié)點(diǎn)電壓翻轉(zhuǎn)的概率進(jìn)一步增加。一些研究表明，采用250nm以下CMOS工藝制造的SRAM和鎖存器中，發(fā)生多節(jié)點(diǎn)翻轉(zhuǎn)現(xiàn)象更為頻繁。因此，需要針對多電路節(jié)點(diǎn)翻轉(zhuǎn)進(jìn)行輻射加固設(shè)計(jì)［2－3］。RS觸發(fā)器是數(shù)字集成電路中常用的標(biāo)準(zhǔn)單元。當(dāng)被單粒子擊中時(shí)，內(nèi)部存儲節(jié)點(diǎn)電壓發(fā)生翻轉(zhuǎn)，同時(shí)該錯(cuò)誤邏輯值被保存并傳遞到輸出。數(shù)字電路中關(guān)鍵信號路徑上的觸發(fā)器如果發(fā)生單粒子翻轉(zhuǎn)，將導(dǎo)致軟錯(cuò)誤。因此，非常有必要對RS觸發(fā)器進(jìn)行輻射加固。相比絕緣體上硅等抗輻射工藝，采用輻射加固設(shè)計(jì)（RadiationHardenByDesign，RHBD）方法得到的芯片成本更低，更受歡迎。基于標(biāo)準(zhǔn)商用工藝，RHBD可以在系統(tǒng)、電路和版圖等設(shè)計(jì)層次上對芯片進(jìn)行輻射加固。目前，針對SEU的加固設(shè)計(jì)思想大多基于空間／時(shí)間上的冗余技術(shù)［4］。例如，三模冗余（TripleModularRedundancy，TMR）技術(shù)可以對一個(gè)電路節(jié)點(diǎn)翻轉(zhuǎn)完全免疫。但是，對于多電路節(jié)點(diǎn)翻轉(zhuǎn)的加固，則必須增加冗余節(jié)點(diǎn)的數(shù)量，這犧牲了芯片面積，而且仲裁器電路更為復(fù)雜，甚至無法實(shí)現(xiàn)。文獻(xiàn)［5］提出了一種雙互鎖存儲單元（DualInterlockCEll，DICE）電路，利用冗余設(shè)計(jì)和反饋置位，僅增加了一倍面積便可對一個(gè)電路節(jié)點(diǎn)翻轉(zhuǎn)完全免疫。但是，多電路節(jié)點(diǎn)翻轉(zhuǎn)時(shí)將導(dǎo)致錯(cuò)誤。為了解決多電路節(jié)點(diǎn)翻轉(zhuǎn)導(dǎo)致的問題，文獻(xiàn)［6］針對存儲器應(yīng)用，采用奇偶校驗(yàn)碼、海明碼等檢錯(cuò)糾錯(cuò)編碼（ErrorDetectionAndCorrection，EDAC）方法，可有效消除多位翻轉(zhuǎn)錯(cuò)誤。文獻(xiàn)［7］對存儲單元的物理位置進(jìn)行調(diào)整，避免了同一個(gè)字內(nèi)的多位同時(shí)發(fā)生翻轉(zhuǎn)。但是，這兩種方法增加了譯碼器的設(shè)計(jì)難度、面積、功耗。編碼方法也不適用于觸發(fā)器。文獻(xiàn)［8］基于空間冗余思想，提出了一種輻射加固SR鎖存器。通過合理設(shè)計(jì)冗余模塊之間的拓?fù)溥B接，電路抵抗雙電路節(jié)點(diǎn)翻轉(zhuǎn)的成功率可達(dá)到42％。為了能夠完全對雙電路節(jié)點(diǎn)翻轉(zhuǎn)免疫，同時(shí)盡量不增加電路面積和功耗，本文提出了一種基于DICE和C單元電路的新穎RS觸發(fā)器電路。

1RS觸發(fā)器設(shè)計(jì)與分析

本文的設(shè)計(jì)思想是：首先采用冗余度為4的DICE結(jié)構(gòu)，實(shí)現(xiàn)RS觸發(fā)器功能，并保證在兩個(gè)電路節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)錯(cuò)誤后，仍存在保存正確邏輯值的電路節(jié)點(diǎn)。然后，利用C單元電路，屏蔽錯(cuò)誤節(jié)點(diǎn)的信號，保證輸出正確邏輯值。

1．1電路設(shè)計(jì)及晶體管級實(shí)現(xiàn)基本RS觸發(fā)器一般由兩個(gè)與非門或者兩個(gè)或非門的輸入與輸出交叉相連構(gòu)成。NMOS管受總劑量電離效應(yīng)影響后，閾值電壓會下降，比PMOS管更容易失效。因此，本文采用與非門來實(shí)現(xiàn)RS觸發(fā)器，結(jié)構(gòu)如圖1所示。該電路包括一個(gè)基于DICE結(jié)構(gòu)、冗余度為4的前置RS觸發(fā)器和一個(gè)改進(jìn)型C單元電路。因?yàn)槠胀―ICE結(jié)構(gòu)的冗余度為2，所以當(dāng)保存相同邏輯值的兩個(gè)電路節(jié)點(diǎn)均發(fā)生翻轉(zhuǎn)時(shí)，輸出結(jié)果錯(cuò)誤。為了實(shí)現(xiàn)多電路節(jié)點(diǎn)翻轉(zhuǎn)加固，提出的電路將冗余度增加為4，以保證在受到粒子轟擊后仍有電路節(jié)點(diǎn)存儲正確的邏輯值。本文電路共采用8個(gè)與非門，每兩個(gè)相鄰與非門均組成RS觸發(fā)器。DICE結(jié)構(gòu)中，每個(gè)輸出節(jié)點(diǎn)均分別與相鄰與非門中的一個(gè)NMOS管或一個(gè)PMOS管的柵極相連，從而將一個(gè)輸出電壓分為兩路相互獨(dú)立的電壓。該結(jié)構(gòu)可阻止錯(cuò)誤信號的繼續(xù)傳播，并通過反饋回路，對發(fā)生錯(cuò)誤的節(jié)點(diǎn)電壓進(jìn)行修正［5］。為了實(shí)現(xiàn)這種晶體管級電路，將普通的2輸入與非門改為3輸入與非門，使得NMOS管與PMOS管的輸入分開，結(jié)構(gòu)如圖2所示。該晶體管級電路是由兩個(gè)DICE結(jié)構(gòu)的電路互相首尾連接，構(gòu)成一個(gè)觸發(fā)器鏈。因?yàn)槊總€(gè)觸發(fā)器對輸出的影響均相同，所以不存在對輻射最敏感的電路節(jié)點(diǎn)，避免了抗輻射性能受限于某個(gè)邏輯門的情況。前置RS觸發(fā)器共有4個(gè)輸出節(jié)點(diǎn)，將兩個(gè)不相鄰的輸出節(jié)點(diǎn)（Q1，Q3）輸入到一個(gè)改進(jìn)C單元電路中。因此，當(dāng)一個(gè)節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)錯(cuò)誤時(shí)，電路能夠?qū)㈠e(cuò)誤屏蔽，輸出正確的結(jié)果。

1．2可靠性分析因?yàn)镈ICE結(jié)構(gòu)可以對一個(gè)電路節(jié)點(diǎn)翻轉(zhuǎn)免疫，所以這里只對發(fā)生雙節(jié)點(diǎn)翻轉(zhuǎn)，即兩個(gè)SEU事件后的電路進(jìn)行分析。假設(shè)RS觸發(fā)器工作在保持階段，即信號R和S均為邏輯“1”，存儲同一邏輯值的電路節(jié)點(diǎn)共有4個(gè)。同一時(shí)間內(nèi)發(fā)生的單粒子事件性質(zhì)相同，即單粒子事件等效電流的方向相同。因此，以下分析只考慮電路節(jié)點(diǎn)Qi（i＝1，2，3，4）中兩個(gè)節(jié)點(diǎn)發(fā)生相同翻轉(zhuǎn)的情況。本文電路具有對稱性，反相輸出電路節(jié)點(diǎn)NQi發(fā)生翻轉(zhuǎn)的情況類似，不再詳述。當(dāng)前置RS觸發(fā)器中相鄰節(jié)點(diǎn)Q1和Q2同時(shí)發(fā)生SEU事件時(shí)，按照邏輯值翻轉(zhuǎn)的方向，分為兩種情況。對輸出NQ結(jié)果的討論如下。1）Q1和Q2的初始邏輯值均為“0”。假設(shè)這兩個(gè)節(jié)點(diǎn)同時(shí)被高能粒子擊中，電壓同時(shí)翻轉(zhuǎn)為邏輯“1”。與非門3中的PMOS管關(guān)斷，NMOS管導(dǎo)通。導(dǎo)致NQ2從邏輯“1”翻轉(zhuǎn)為邏輯“0”。與非門1中，NMOS管和PMOS管同時(shí)導(dǎo)通，NQ1輸出為高阻態(tài)。同理可知，與非門5的輸出NQ3也為高阻態(tài)。因此，錯(cuò)誤信號無法繼續(xù)傳播，不會影響到其他電路節(jié)點(diǎn)鎖存的正確邏輯值。單粒子事件的電荷收集時(shí)間較短，錯(cuò)誤電壓節(jié)點(diǎn)的邏輯值被其他電路節(jié)點(diǎn)糾正后，可恢復(fù)為正確值。具體分析為：NQ3使得與非門4中的NMOS管導(dǎo)通，將Q2重置為邏輯“0”。切斷NQ2與地之間的通路。NQ1使得與非門1中的PMOS管關(guān)閉，切斷Q1與電源之間的通路。因此，Q1和NQ2處的邏輯值隨后可分別恢復(fù)為“0”和“1”。最終，翻轉(zhuǎn)后的電路節(jié)點(diǎn)均可恢復(fù)為初始值。該電路的輸出結(jié)果不受SEU事件的影響。2）Q1和Q2的初始邏輯值均為“1”。假設(shè)這兩個(gè)節(jié)點(diǎn)同時(shí)被高能粒子擊中，電壓同時(shí)翻轉(zhuǎn)為邏輯“0”。與非門3的輸入端A、B同時(shí)為邏輯“0”，NQ2翻轉(zhuǎn)為邏輯“1”。與非門1的輸出NQ1與電源和地之間均不存在通路，處于高阻狀態(tài)，維持初始邏輯值“0”。此時(shí)，與非門2中的NMOS管和PMOS管同時(shí)導(dǎo)通，Q1輸出為不定態(tài)。與非門5中的NMOS管和PMOS管也同時(shí)導(dǎo)通，輸出NQ3為不定態(tài)。因此，翻轉(zhuǎn)錯(cuò)誤信號不能傳播影響到其他電路節(jié)點(diǎn)。同時(shí)，其他電路節(jié)點(diǎn)也無法恢復(fù)錯(cuò)誤節(jié)點(diǎn)。節(jié)點(diǎn)Q1、Q2、NQ2、NQ3發(fā)生翻轉(zhuǎn)，邏輯值錯(cuò)誤，節(jié)點(diǎn)NQ1、Q3、Q4、NQ4未發(fā)生翻轉(zhuǎn)，為正確值。經(jīng)過改進(jìn)型C單元電路后，錯(cuò)誤信號被屏蔽，保證了最終NQ輸出為正確值。該電路的輸出結(jié)果不受兩個(gè)SEU事件的影響。當(dāng)前置RS觸發(fā)器中非相鄰節(jié)點(diǎn)Q1和Q3同時(shí)發(fā)生SEU時(shí)，即一個(gè)DICE單元內(nèi)只發(fā)生了一個(gè)SEU事件，也分為兩種情況，討論如下。1）Q1和Q3的初始邏輯值均為“0”。假設(shè)這兩個(gè)節(jié)點(diǎn)同時(shí)被高能粒子擊中，電壓同時(shí)翻轉(zhuǎn)為邏輯“1”。與非門1中的NMOS管和PMOS管同時(shí)導(dǎo)通，NQ1輸出為不定態(tài)。同理，與非門5的輸出NQ3也為不定態(tài)。與非門3和與非門7中的NMOS管和PMOS管同時(shí)關(guān)閉，為高阻態(tài)。Q2和Q4輸出保持不變，仍為邏輯“0”，NQ3和NQ1輸出重置為邏輯“1”，Q3和Q1輸出重置為“0”。這種情況下，即使同時(shí)發(fā)生兩個(gè)SEU事件，全部電壓節(jié)點(diǎn)均可恢復(fù)為正確值。2）Q1和Q3的初始邏輯值均為“1”。假設(shè)這兩個(gè)節(jié)點(diǎn)同時(shí)被高能粒子擊中，電壓同時(shí)翻轉(zhuǎn)為邏輯“0”。與非門3、與非門7中的NMOS管和PMOS管同時(shí)導(dǎo)通，NQ1、NQ4輸出為不定態(tài)。與非門1和與非門5中的NMOS管和PMOS管同時(shí)關(guān)閉，為高阻態(tài)。因此，錯(cuò)誤翻轉(zhuǎn)信號無法繼續(xù)傳播，Q2、Q4輸出保持不變，仍為邏輯“1”，NQ2和NQ4輸出邏輯為“0”。此時(shí)，Q1和Q3與地之間的通路被切斷，輸出邏輯為“1”。最終，輸出結(jié)果不受兩個(gè)SEU事件的影響。電路節(jié)點(diǎn)Q1～Q4的輸出對最終輸出NQ的影響都相同。其他任意兩個(gè)電路節(jié)點(diǎn)組合同時(shí)發(fā)生SEU事件時(shí)，與上述分析的某種情況一致，不再詳述。綜上所述，只有當(dāng)SEU事件發(fā)生在相鄰電路節(jié)點(diǎn)，且發(fā)生1到0翻轉(zhuǎn)時(shí)，基于DICE結(jié)構(gòu)的前置觸發(fā)器中的錯(cuò)誤節(jié)點(diǎn)電壓無法恢復(fù)。為了解決該問題，本文增加了一個(gè)改進(jìn)型C單元電路，將施密特觸發(fā)器和C單元電路進(jìn)行結(jié)合。C單元電路的輸入為不相鄰的兩個(gè)輸出，以保證正確的節(jié)點(diǎn)電壓，從而將錯(cuò)誤節(jié)點(diǎn)電壓屏蔽掉［9］。為了進(jìn)一步提高可靠性，該C單元電路可擴(kuò)展為4輸入，將前置觸發(fā)器的所有輸出節(jié)點(diǎn)作為輸入。只要保證一個(gè)節(jié)點(diǎn)正確，均可實(shí)現(xiàn)免疫，大幅提高了電路的可靠性。但是，多個(gè)晶體管級聯(lián)結(jié)構(gòu)不適用于低電源電壓應(yīng)用。同時(shí)，利用與施密特觸發(fā)器類似的正反饋結(jié)構(gòu)，以改善輸出信號的邊沿特性。

2仿真結(jié)果與討論

本文的RS觸發(fā)器電路基于0．25μm2P4M標(biāo)準(zhǔn)CMOS工藝進(jìn)行設(shè)計(jì)，采用仿真工具Spectre驗(yàn)證電路功能和性能。單粒子事件由一個(gè)雙指數(shù)電流源模型進(jìn)行模擬，注入到電路內(nèi)部節(jié)點(diǎn)。文獻(xiàn)［10］、文獻(xiàn)［11］給出了具體表達(dá)式。由于RS觸發(fā)器工作在保持狀態(tài)時(shí)才會發(fā)生SEU事件，仿真時(shí)，在輸入信號R和S均為邏輯“1”時(shí)，注入單粒子事件。考慮非相鄰節(jié)點(diǎn)同時(shí)注入單粒子事件的情況。分別在Q1和Q3節(jié)點(diǎn)處增加一個(gè)雙指數(shù)電流源，電壓發(fā)生翻轉(zhuǎn)。分別考慮了兩種翻轉(zhuǎn)情況：“0”翻轉(zhuǎn)為“1”，“1”翻轉(zhuǎn)為“0”。仿真結(jié)果如圖3所示。可以看出，被單粒子擊中的Q1和Q3節(jié)點(diǎn)電壓會發(fā)生錯(cuò)誤翻轉(zhuǎn)，而Q2和Q4存儲的邏輯值不受單粒子影響。與1．2節(jié)的可靠性分析結(jié)果一致，Q1和Q3的節(jié)點(diǎn)電壓在錯(cuò)誤翻轉(zhuǎn)后，會很快被Q2和Q4的節(jié)點(diǎn)電壓恢復(fù)為初始狀態(tài)。從圖3所示的仿真波形可以看出，C單元電路的兩個(gè)輸入Q1和Q3的電壓波形完全相同，C單元電路可看作是一個(gè)反相器。因此，最終輸出NQ的電壓波形中也會出現(xiàn)錯(cuò)誤翻轉(zhuǎn)，但會很快恢復(fù)到初始狀態(tài)，不會影響后級電路。由最終輸出NQ的電壓波形可知，該電路可對非相鄰節(jié)點(diǎn)同時(shí)發(fā)生的兩個(gè)SEU事件免疫。同理，考慮兩個(gè)相鄰節(jié)點(diǎn)發(fā)生SEU事件的情況。在Q1和Q4點(diǎn)同時(shí)注入單粒子事件，仿真結(jié)果如圖4所示。一個(gè)DICE單元的兩個(gè)冗余節(jié)點(diǎn)均跳變，邏輯值無法恢復(fù)為正確值。從圖4所示的仿真波形可以看出，被單粒子擊中后，Q1和Q4的邏輯值發(fā)生翻轉(zhuǎn)，邏輯值錯(cuò)誤。但是，節(jié)點(diǎn)Q2和Q3的邏輯值不受影響。原因是DICE結(jié)構(gòu)阻礙了錯(cuò)誤信號的繼續(xù)傳播。因?yàn)镃單元的兩個(gè)輸入中有正確的邏輯值，所以，最終的輸出電壓沒有發(fā)生翻轉(zhuǎn)。需要說明的是，Q4電壓從邏輯“1”翻轉(zhuǎn)到“0”后，由于與非門8中的M1、M2管同時(shí)導(dǎo)通，最終的輸出電壓介于電源與地之間。為了盡可能阻止這種輸出信號的翻轉(zhuǎn)，在設(shè)計(jì)與非門尺寸時(shí)，適當(dāng)增大了PMOS管的寬長比。同理，Q1電壓從邏輯“0”翻轉(zhuǎn)到“1”后，最終的輸出電壓也處于中間電壓值。因此，需要適當(dāng)增大NMOS管的寬長比，以阻止該錯(cuò)誤翻轉(zhuǎn)。在實(shí)際應(yīng)用中，若更關(guān)注某種特定方向的翻轉(zhuǎn)，可調(diào)整CMOS管的尺寸，進(jìn)一步提高電路的可靠性。本文的RS觸發(fā)器具有對稱性，4個(gè)輸出節(jié)點(diǎn)對最終輸出的影響相當(dāng)。其余兩個(gè)輸出節(jié)點(diǎn)的組合同時(shí)發(fā)生SEU事件時(shí)的仿真結(jié)果與圖3或圖4的仿真結(jié)果一致。仿真結(jié)果表明，該觸發(fā)器可以完全對兩個(gè)SEU事件同時(shí)發(fā)生的情況免疫。在本文電路的基礎(chǔ)上，通過增加前置RS觸發(fā)器的冗余度，可實(shí)現(xiàn)三個(gè)以上電路節(jié)點(diǎn)翻轉(zhuǎn)的加固電路。然而，在觸發(fā)器電路應(yīng)用中，三個(gè)以上SEU事件同時(shí)發(fā)生的概率相對較小。本文電路更具有通用性。本文與其他文獻(xiàn)中rs觸發(fā)器的參數(shù)對比如表1所示。文獻(xiàn)［12］為普通觸發(fā)器結(jié)構(gòu)。文獻(xiàn)［5］為普通DICE結(jié)構(gòu)RS觸發(fā)器，但只對單個(gè)SEU事件免疫。對于三模冗余結(jié)構(gòu)的雙電路節(jié)點(diǎn)翻轉(zhuǎn)加固電路，仲裁器的設(shè)計(jì)非常復(fù)雜，沒有進(jìn)行對比。由表1可知，為了實(shí)現(xiàn)對兩個(gè)SEU免疫，本文電路犧牲了一定的面積和功耗。與普通DICE結(jié)構(gòu)觸發(fā)器相比，本文電路的晶體管數(shù)目增加了2．4倍，功耗增加了1．73倍。但是，與文獻(xiàn)［8］相比，本文電路不僅可以完全對兩個(gè)SEU事件免疫，而且晶體管個(gè)數(shù)減少了20．8％，功耗降低了21．3％，傳播延遲時(shí)間相當(dāng)。

3結(jié)論

為了對單粒子引起的雙節(jié)點(diǎn)翻轉(zhuǎn)進(jìn)行輻射加固設(shè)計(jì)，本文提出了一種新穎的RS觸發(fā)器，包括一個(gè)基于DICE結(jié)構(gòu)、冗余度為4的前置RS觸發(fā)器和一個(gè)改進(jìn)型C單元電路。該電路基于0．25μm2P4M標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)，并進(jìn)行了仿真驗(yàn)證。仿真結(jié)果表明，該電路能夠完全對兩個(gè)SEU事件免疫，使用的晶體管數(shù)量較少，功耗較低。可通過進(jìn)一步增加冗余度，實(shí)現(xiàn)三個(gè)以上SEU事件免疫的輻射加固電路。該電路采用標(biāo)準(zhǔn)CMOS工藝制作，適用于其他輻射加固數(shù)字IC領(lǐng)域。

參考文獻(xiàn)：

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［12］BAKERRJ．CMOS集成電路設(shè)計(jì)手冊［M］．第3版．朱萬經(jīng)，張徐亮，張雅麗，等譯．北京：人民郵電出版社，2014：49－50．

作者：王佳 李萍 鄭然 魏曉敏 胡永才 單位：西北工業(yè)大學(xué)